Laporan Akhir 2 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Percobaan

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan bahan [Kembali]

  A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

        2. Panel DL 2203D 

        3. Panel DL 2203C 

        4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

    B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

        2. Power DC

Gambar 4. Power DC

        3. Switch (SW-SPDT)

Gambar 5. Switch

        4.  Logicprobe atau LED

Gambar 6. Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

    Pada rangkaian ini digunakan IC 74LS112, yaitu JK flip-flop yang input J dan K disatukan sehingga flip-flop bekerja sebagai T flip-flop. Ketika saklar B1 dan B0 memberikan kondisi J = 1 dan K = 1, flip-flop bekerja pada mode toggle, sehingga setiap tepi naik clock (rising edge) menyebabkan output Q berubah ke keadaan sebaliknya — jika sebelumnya 0 menjadi 1, dan jika sebelumnya 1 menjadi 0. Ketika saklar mengatur J = 1 dan K = 0, flip-flop masuk pada mode set, sehingga pada saat ada pulsa clock, output Q dipaksa menjadi logika tinggi (Q = 1). Sebaliknya, jika saklar mengatur J = 0 dan K = 1, flip-flop masuk mode reset, sehingga pada pulsa clock output Q menjadi logika rendah (Q = 0). Jika kedua input berada pada J = 0 dan K = 0, flip-flop berada pada mode hold, sehingga output Q tetap mempertahankan nilai sebelumnya meskipun clock terus berdenyut.

Selain J dan K, IC 74LS112 memiliki input Set (S) dan Reset (R) yang bersifat aktif-low, artinya ketika S atau R diberi logika 0, flip-flop langsung merespon tanpa menunggu clock. Jika saklar mengaktifkan S = 0 dan R tetap 1, maka output langsung menjadi Q = 1 (set paksa). Jika saklar mengaktifkan R = 0 dan S tetap 1, maka output langsung menjadi Q = 0 (reset paksa). Kedua perintah ini memiliki prioritas lebih tinggi daripada J, K, maupun clock, sehingga meskipun J dan K mengatur mode toggle atau hold, output tetap mengikuti perintah set atau reset dari input SR. Namun jika S = 0 dan R = 0 secara bersamaan, IC masuk pada kondisi tidak valid atau terlarang, karena kedua output Q dan Q̅ akan dipaksa menjadi logika yang sama dan tidak saling komplemen. Kondisi ini tidak boleh dibiarkan karena dapat menyebabkan keadaan output tidak stabil atau tidak dapat diprediksi. Oleh karena itu, kondisi normal kerja flip-flop adalah S = 1 dan R = 1, sehingga rangkaian kembali mengandalkan kombinasi J-K dan clock

5. Video [Kembali]

6. Analisa [Kembali]

7. Link Download [Kembali]

• Download Rangkaian Simulasi Percobaan 2 [klik disini]
• Download Video Demo [klik disini]
• Download Datasheet IC Flip-Flop 74LS112 [klik disini]